软件无线电是通信系统中极具发展前途的技术。下面YJBYS小编搜索整理了关于软件无线电与网络技术的发展，欢迎参考阅读，希望对大家有所帮助!想了解更多相关信息请持续关注我们应届毕业生培训网!
软件无线电作为下一代通信技术的基础在于最新的高速数字信号处理芯片和算法的发展，以及大规模现场可编程阵列的普及。硬件及算法的进步使得人们可以使用标准的硬件设备通过改变软件配置来完成使用不同信号制式的通信。
一、软件无线电概述
软件无线电在一个开放的公共硬件平台上利用不同可编程的软件方法实现所需要的无线电系统。简称SWR。理想的软件无线电应当是一种全部可软件编程的无线电，并以无线电平台具有最大的灵活性为特征。全部可编程包括可编程射频(RF)波段、信道接入方式和信道调制。
一般说来，SWR就是宽带模数及数模变换器(A/D及D/A)、大量专用/通用处理器、数字信号处理器构成尽可能靠近射频天线的一个硬件平台。在硬件平台上尽量利用软件技术来实现无线电的各种功能模块并将功能模块按需要组合成无线电系统，SDR被认为仅具有中频可编程数字接入能力。
二、软件无线电的几种结构
软件无线电的实现结构主要有：传统的流水线结构、总线结构、基于交换网络的体系结构和分层的软件无线电结构等。传统结构的优点是硬件平台的结构与实际通信结构一致，效率较高，但耦合很紧密，不利于后期的扩展。而总线结构则可以利用现有的、比较成熟的T业总线标准搭建，采用这种结构搭建的硬件平台也比较简单。近几年，一种基于交换网络的结构被提出，该结构的主要优点就是各功能单元耦合比较独立，具有很好的可扩展性和通用性，硬件平台模块的增减对其自身的影响不是很大。这种新型结构具有很大的发展前途，无论是AD、DA转换器件和DDC/DUC上下变频器与交换网络的连接，DSP、基带信号处理器(BBP)等与交换网络的连接，还是监控单元和控制单元与交换网络的连接，都是通过一个适配器来实现。所以适配器成为交换网络结构的.核心器件之一，它的性能直接影响整个交换网络的性能。事实上，在交换网络结构的基础上可引入ADI公司推出的SHARC结构，ADSPSHARCLINK PORT中有大量的双口RAM和并行处理接口，片内大量共享存储器，支持DMA传输，因此可方便地构成无缝连接的多片并行处理系统，此为新型的交换网络结构，在交换网络的基础上做了进一步改进，将AD-SP SHARC芯片与TI公司的DSP芯片结合，充分发挥它们各自的优势，最大程度地提高系统的综合性能。
三、ADSP信号发生器设计与实现
数字通信信号发生器系统分为微型计算机模块和波形产生模块，其中微型计算机为通用计算机或PC，波形发生模块为设计的信号发生板卡。通用微型计算机首先根据用户输入的参数。分别产生各种类型的数字调制信号和高斯窄带白噪声及各种类型的干扰信号。然后将数据通过USB接口传送到信号发生板卡。信号发生板卡再通过波形产生控制器循环取出通信波形存储器和干扰/噪声存储器中的数据，最后通过DAC产生连续的数字通信信号波形。
硬件设计中的DSPI为整个系统的核心，可直接和微型计算机通信，并且控制着DSP2的加载和运行。DSPl的加载方式为BMODE 01方式，从外部Flash Jil载：DSP2为BMODE 10方式，通过Slave SPI接口加载。DSPl首先接收微型计算机通过USB接口传送的波形数据包，并将数据包中的通信波形或通信环境波形数据以MDMA方式传送到通信/通信信号环境波形数据存储器(sDRAM1)。同时将噪声数据以SPI MDA方式传送到DSP2的内部RAM中，然后在DSP2接收后，将噪声/干扰数据以MDMA方式分别存储到噪声/干扰数据存储段(SDRAM2)内。DSPl通过SPI非DMA方式传送信噪比/干信比参数到DSF2的内部RAM中。其中通信数据的高位(D15)为基带码流数据，D14为同步信号，用于测试基带码流。
系统中，所有波形参数的采样频率为IOMHz，数据容量为16 Mxl6位，可存储1.5秒钟的波形数据。数据有效位数为14位。DSPl通过PPIDMA方式直接从SDRAMl中循环读取通信波形数据传送给DACl，产生通信波形。DSP2利用程序产生随机地址，得到MDAM0的起始地址，然后将存储的噪声波形数据从SDRAM2中读入DSP2内部RAM中，并且根据信噪比在内部RAM中进行幅度加权，然后通过PPI DMA传送给DAC2，产生噪声波形。若包含干扰信号，DSP2需要通过MD―MAl将干扰数据读入内部RAM，并根据干信比在内部RAM中进行幅度加权，然后和噪声叠加，再通过PPI DMA输出到DAC2来产生干扰与噪声的混合波形。其中PPI时钟PPI―CLK信号均由各DSP的定时器产生。
两个DAC的位数是14位。并且设置为4倍插值方式。即DAC输入数据率为IOMSPS，输出转换速率为40MSPS。DAC转换需要的时钟与PPLCLK共用，DAC连接在BF533PPI总线的低14位PPII3～PPl0基带码流通过DSPl的PPll5引脚输出，同步信号通过DSPl的PPll4～JI脚输出，经过74AC11244驱动输出波形。
DAC输出的模拟信号后经过AD8054缓冲放大，再经信号和噪声合成后分为两路，可作为测试波形和信号源。若需要模拟通信信号环境，需要在微型计算机中计算多种信号的叠加数据，然后传送到通信/通信信号环境数据存储器(sDRAM1)中，其它过程均与通信方式相同。此模式下不能测试基带码流，但仍可测试同步信号。
